Cadence与台积电合作，加速下一代AI硅片的设计

       扩大合作关系使Cadence在台积电N3、N2、A16和A14工艺节点实现AI设计和AI设计战略

       ● 开发“代理就读”的数字和模拟流程，集成代理人工智能，实现目标驱动的PPA、可靠性和生产力优化。

       ● 凯登获得台积电认证的数字、定制/模拟、3D-IC和签约平台减少了设计迭代和流片时间。

       ● 基于台积电3nm和2nm技术的强劲客户设计动能，凸显了此次合作的广泛市场影响力。
 
       加利福尼亚州圣何塞——Cadence（纳斯达克代码：CDNS）今日宣布扩大与台积电的长期合作关系，以加速人工智能驱动的半导体创新。此次扩展合作将为台积电N3、N2、A16™和A14工艺技术提供知识产权、签约准备的端到端设计基础设施，以及先进的认证流程。公司增强的成果将帮助客户减少迭代次数，提升DTCO重点的先进AI和高性能计算设计的相关性——更有信心地加快硅片化时间。客户的动能凸显了这种合作的影响，许多早期和主流公司积极采用台积电的3nm或2nm技术设计。

       Cadence高级副总裁兼总经理Ken-Chi Teng表示：“先进节点的AI硅创新需要一种涵盖整个设计周期、并可从SoC到芯片组和3D-IC架构的即时批准方法。”“通过与台积电的合作，我们将通过将认证流程与硅验证的知识产权结合，推进'为人工智能设计'和'为设计而设计的人工智能'战略，建立一个面向代理的基础，帮助工程师在复杂性不断提升时提升生产力。”

       台积电生态系统与联盟管理部总监Aveek Sarkar表示：“AI计算工作负载日益增长的需求，加上压缩设计周期，需要先进、节能的硅芯片技术、简化的设计流程和经过硅验证的知识产权。”“通过与Cadence等开放创新平台®（OIP）生态系统合作伙伴的合作，我们赋能客户自信地利用台积电最新的工艺技术和3DFabric®先进封装解决方案设计尖端硅片——开启AI驱动创新的变革机遇。”

       AI设计：硅验证的知识产权与认证的端到端流程

       Cadence为台积电N2P提供丰富的IP组合，包括DDR5 12.8G MRDIMM、PCIe® 6.0、LPDDR6/5X 14.4G和HBM4E 16G。Cadence® Artisan®基金会的IP先进节点产品组合目前已进入采用台积电N3工艺技术的生产设计阶段。

       Cadence使半导体团队能够获得认证的端到端EDA流程，从先进节点SoC扩展到芯片组和3D-IC设计，包括与Innovus的实现™实施系统;通过Virtuoso® Studio和Spectre®模拟平台实现自定义/模拟实现和仿真;使用摄氏度进行热分析™热解算器，沃尔图斯™集成电路电源完整性解决方案和EMX平面三维求解器;以及与Tempus合作的签字技术®™时序与ECO解决方案，Quantus™提取溶液、解放™特性组合和飞马™验证系统;均获得台积电N2和A16认证，并持续合作开发A14 PDK，加速AI/高性能计算应用中磁带质量结果的趋同。此外，Genus Synthesis 解决方案支持这些工艺技术，并持续合作 Clarity™3D求解器。

       对于3D-IC和异构集成，Cadence Integrity™ 3D-IC平台支持TSMC-COUPE™堆叠芯片参考流，而Virtuoso Studio的异构集成方法则增加了硅光子学支持。启用摄氏热感知流量，包括使用Virtuoso进行PIC放置和EMX信号完整性分析。它还具备针对异构系统的质量检查和通过Pegasus验证系统的物理验证。

       设计中的人工智能：“代理准备”基础设施

       Cadence的代理式人工智能通过将EDA从逐工具的工作流程转变为目标驱动的代理执行，提升了AI半导体和3D集成电路设计的生产力。凯登与台积电合作，准备“代理就绪”设计流程、优化引擎和签约基础设施。这些能力使人工智能系统能够将领域推理与基于物理的分析相结合，推动PPA和可靠性在设计各方面的收敛权衡。

       “下一代AI硅片日益大规模和复杂性增加，要求在芯片设计周期的每个阶段整合加速计算和代理人工智能，”NVIDIA计算工程副总裁兼总经理Tim Costa表示。“通过与Cadence的合作，NVIDIA正在推动其设计团队和全球半导体生态系统所需的EDA工具，以优化性能并加速全球最先进AI架构的交付。”

       增强版Genus合成解决方案、Innovus实现系统以及Cadence Cerebrus智能芯片探索器的AI驱动实现已优化支持台积NanoFlex™ Pro标准小区架构用于DTCO，实现在布局和布置过程中实现速度和电力效率的微调。此外，前端布置和后端布线规则改善了布线前后结果之间的相关性;台积电的A16超级功率轨通过在芯片背面布线，实现了更密集、更快速的设计。®

       在定制设计中，Cadence将代理人工智能嵌入Virtuoso Studio流程中，并对台积电工艺技术进行了电路优化。这包括N2到A14模拟设计迁移流的启用。

       3nm和2nm的客户动量

       客户成功地在台积电的3nm和2nm技术上设计硅片，反映出AI和高性能计算生态系统的广泛采用。这种共同的客户动力强化了认证流程、硅验证知识产权和可签字基础设施在实现下一代AI硅芯片更快、更自信交付中的作用。

       安防集团云AI业务部市场推广副总裁Eddie Ramirez表示：“随着AI和高性能计算工作负载的增长，对能够在先进工艺节点交付的高效计算平台的需求日益增长。”生态系统内的协作——包括凯登斯和台积电等领先设计和制造合作伙伴之间的合作——在推动下一代基于Arm的AI和高性能计算部署基础设施中发挥着重要作用。”

       Positron首席技术官Thomas Sohmers表示：“Positron正在打造一款专为变压器工作负载优化的AI推理加速器芯片，该工作负载既需要前沿工艺技术，也要求高带宽连接。”“通过在台积电N3P工艺节点上授权Cadence的PCIe 6.0 SerDes知识产权，我们能够自信地集成经过硅验证的高速接口。Cadence-台积电的合作以及Cadence的前端工具，包括Genus Synthesis Solution和Innovus实现系统，为我们提供了可靠、成熟且高度可预测的磁带出路径——这正是我们快速将第二代推理加速器推向市场时所需要的。”